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亚成微申请分离栅MOSFET结构及其制备方法专利,专利技术能达到更高的耐压、更快的开关速度和更小的开关损耗

2024-02-02 12:44:05
金融界
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摘要:金融界2024年1月31日消息,据国家知识产权局公告,陕西亚成微电子股份有限公司申请一项名为“一种分离栅MOSFET结构及其制备方法“,公开号CN117476771A,申请日期为2023年12月。专利摘要显示,本发明涉及MOS管领域,具体涉及一种分离栅MOSFET结构及其制备方法。该结构包括衬底;位于衬底上表面的X个依次叠放设置的漂移层;X个漂移层上分别设置有沟槽,位于各个漂移层有源区内的沟槽为有源区沟槽,位于各个漂移层终端区内的沟槽为终端区沟槽;相邻两个漂移层的有源区沟槽设置方向相互垂直;相邻两个漂移层的终端区沟槽相互叠放设置,X个终端区沟槽组成保护环,该保护环在Y方向的视角上包围X个漂移层的有源区沟槽;位于各个漂移层有源区沟槽和终端区沟槽内的底部氧化层;底部氧化层为凹槽结构;位于底部氧化层凹槽结构内的源极多晶硅结构。本发明的分离栅MOSFET结构具有更高的耐压、更快的开关速度和更小的开关损耗。

金融界2024年1月31日消息,据国家知识产权局公告,陕西亚成微电子股份有限公司申请一项名为“一种分离栅MOSFET结构及其制备方法“,公开号CN117476771A,申请日期为2023年12月。

专利摘要显示,本发明涉及MOS管领域,具体涉及一种分离栅MOSFET结构及其制备方法。该结构包括衬底;位于衬底上表面的X个依次叠放设置的漂移层;X个漂移层上分别设置有沟槽,位于各个漂移层有源区内的沟槽为有源区沟槽,位于各个漂移层终端区内的沟槽为终端区沟槽;相邻两个漂移层的有源区沟槽设置方向相互垂直;相邻两个漂移层的终端区沟槽相互叠放设置,X个终端区沟槽组成保护环,该保护环在Y方向的视角上包围X个漂移层的有源区沟槽;位于各个漂移层有源区沟槽和终端区沟槽内的底部氧化层;底部氧化层为凹槽结构;位于底部氧化层凹槽结构内的源极多晶硅结构。本发明的分离栅MOSFET结构具有更高的耐压、更快的开关速度和更小的开关损耗。

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